光通訊 CPO 深度科普：從異質整合、光耦合到晶圓測試的完整製程地圖

原文摘要

作者從供應鏈從業者視角，完整介紹**共同封裝光學（Co-Packaged Optics，CPO）**的製程脈絡。從傳統銅線的物理極限，一路講到異質封裝、光耦合、晶圓測試。

背景：為什麼需要 CPO？

傳統銅線在 400G → 800G → 1.6T 的速率升級中遭遇物理極限：

• 高頻訊號的**介電耗損（Skin Effect）和電磁干擾（EMI）**越來越嚴重
• 需要在傳輸路徑加入 Retimer 和 DSP → 延遲增加、功耗更大（反效果）
• 傳統可插拔模組：每 bit 消耗 ~15 pJ/bit

CPO 的目標：把 PIC（光子積體電路）和 EIC（電子積體電路）透過先進封裝整合在載板上，預期將傳輸能耗降到 5 pJ/bit 甚至更少。

三大技術主軸

1. 異質整合

2.5D 架構：EIC + PIC 並排在矽/玻璃中介層上，透過 Micro-bump 和 RDL 連結。

3D 架構（TSMC COUPE）：

• 用 SoIC-X 技術，電學晶片 3D 堆疊在光學晶片之上
• 效率提升 170%、功耗降低 40%（碾壓 2.5D 封裝）
• 不用錫球，用銅對銅（Cu-to-Cu）直接融合（原子級平整 + 低溫鍵合）

ASE VIPack 方案：FOPLP（扇出型面板封裝），成功開發「具扇出光波導之超大尺寸矽光子封裝系統」，支援 200G+ 單通道傳輸。

技術痛點：CTE（熱膨脹係數）差距過大導致晶片翹曲；矽光元件怕熱（溫度升 8 度，微環共振波長偏移 0.4nm）。

2. 光耦合

兩種方式：

• 光柵耦合器：在蝕刻階段完成，垂直耦合，頻寬窄、插入耗損高（>1dB）
• 邊緣耦合器：需要精密對準 + 微透鏡或模場轉換器，耗損低、頻寬大，但量產難度高

光纖陣列對位：

• 被動對位：速度快，良率不足（CPO 要求對位公差在 20~50 奈米）
• 主動對位：6-DOF 微型機器人即時測量、動態回饋，補償材料公差
• 業界正在開發多通道平行對位法（FMPA、FMSA），把對位時間縮短到秒級

3. 晶圓測試

KGD（Known Good Die）：封裝前先測試，避免組裝後才發現光學通道失效。

挑戰：

• 矽光晶圓需要同時測電學和光學（探針要在次微米精度下對準光柵）
• 3D 堆疊造成正反面都有微凸塊和光學結構，需要雙面探測
• 極端溫度測試（-40°C ~ 105°C），CTE 差異可能破壞光學對位

供應鏈玩家

• TSMC：COUPE 技術（SoIC-X + COWOS）
• ASE：VIPack（FOPLP）大規模量產方案
• FOCI：光纖陣列連接器（FAU）
• Browave：光纖套件
• 台積電（2330）：作者認為 Tier 1，CPO 最完整佈局

核心觀點

這篇是光通訊 CPO 完整地圖。從技術結構看，三個關鍵投資邏輯：

1. 算力越提升，光通訊越必要：800G/1.6T 時代銅線已是物理瓶頸
2. CPO 的壁壘在封裝工藝，不在模型：TSMC 和 ASE 的領先地位來自製程積累
3. 測試是常被忽視的環節：每個 CPO 模組的光電測試成本高，專業測試廠有護城河